쉽게 배우는 DDR4(DIMM) PCB 설계(8) - 배선 예시

Easy DDR4(DIMM) PCB Design(8) - Signal Routing Example

 

 

 

FPGA에서 우측 DIMM 소켓으로 DDR4 신호가 어떻게 배선이 되었는지 살펴보겠다.

PCB 설계 Tool에서 캡쳐한 그림으로 확인해보자.

 

보드는 총 18층으로 이루어져 있다.

 

3층 배선.

 

3층엔 2개의 Data Byte Group이 배선 되어 있다.

Data Byte Group은 DQ 8가닥, DQS 2pair로 이루어져 있다.

 

 

5층 배선.

5층은 Clock과 Address로 배선되어 있다.

중간의 Differential 배선이 Clock(ck_t, ck_c) 신호이고

그 주변에 여러개의 Single 라인들이 Address 신호들이다.

 

Address 신호는 가능한 아래쪽 층(Layer)에 배선하고

Data 신호를 Top에 가까운 층에 배선해야 좋은데

해당 보드는 DDR4 말고 다른 회로 신호들도 같이 배선해야 해서 Address를 5층에 배선했다.

 

 

7층 배선.

 

7층은 2개의 Data Byte Group과 Command/Control/Other 신호가 배선되어 있다.

 

 

14층 배선.

 

14층은 2개의 Data Byte Group으로 배선되어 있다.

 

 

16층 배선.

 

16층은 2개의 Data Byte Group으로 배선되어 있다.

 

 

 

실제 배선 길이를 보자.

 

 

많다...

 

Clock 신호를 94.9mm로 배선하고

이 길이를 기준으로 나머지 신호들의 길이를 맞추었다.

 

Clock : 94.9mm

Address/Command/Control : 94.9mm

Data Byte Group 0 : 91.9mm

Data Byte Group 1 : 89.9mm

Data Byte Group 2 : 74.9mm

Data Byte Group 3 : 74.9mm

Data Byte Group 4 : 74.9mm

Data Byte Group 5 : 74.9mm

Data Byte Group 6 : 74.9mm

Data Byte Group 7 : 81.9mm

Data Byte Group 8 : 81.9mm

 

그룹내에서 오차범위는 0.1mm로 아주 짧게 했다.

오차범위를 길게 하는 것보다는 차라리 아주 짧게 해서

혹시 모를 오류를 만들지 않는 것이 좋다고 본다.

 

배선 길이는 모두 정해진 Rule을 지켰다.

 

이전 글에서도 언급했듯이

DDR4 배선 길이는 크게 두 그룹으로 나눌 수 있다.

 

Clock과 Address/Command/Control 길이를 같게하고,

Data(DQ,DQS) 길이를 Byte Group 단위로 같게 한다.

 

 

 

 

여기까지 실제 설계된 이미지를 보면서 DDR4 DIMM 의 배선 길이를 확인해 보았다.