DC/DC 컨버터 설계의 일반적인 실수와 해결법(VI)

DC/DC 컨버터 설계의 일반적인 실수와 해결법

 

Pradeep Shenoy and Anthony Fagnani

 

TEXAS INSTRUMENTS

 

*** 이 글은 구글 번역기를 돌린 것으로 원본은 정상이지만 번역상엔 오류가 가득할 수 있음 ***

 

 

 

 

VI. POOR CONTROL LOOP COMPENSATION

 

변환기에 대해 주요 전원 구성 요소를 선택한 후에는 제어 루프가 올바르게 보상되어야 합니다. 그림 17은 VIN = 17V 및 VOUT = 1.8V로 동작하는 컨버터의 스위칭 노드를 보여줍니다. 스위칭 노드는 좁은 펄스와 와이드 펄스를 번갈아 보여줍니다. 이 문제의 원인은 무엇입니까?

 

 

 

이 동작은 불충분한 슬로프 보상이 있는 경우 >50 % 듀티 사이클에서 피크 전류 모드 제어 컨버터에서 발생할 수 있는 저조파 진동으로 보입니다 [4]. 이 파형은 피크 전류 모드 제어 컨버터로 얻었지만 듀티 사이클은 11%에 불과합니다. 듀티 사이클이 50% 미만인 경우 슬로프 보상이 불충분합니다. 그 대신 원인은 보상 마진이 너무 적은 보완된 디자인입니다. 측정된 루프 보드 플롯은 그림 18에 나와 있으며 이득 마진은 5dB 미만입니다.

 

 

이득 마진을 개선하기 위해 보상은 이전에 100kHz 부근의 루프에서 0을 제거하도록 수정되었습니다. 이 제로를 제거하면 고주파 이득은 감소하지만 감소된 위상은 절충됩니다. 그림 19는 결과적인 스위칭 노드를 보여 주며 그림 20은 보드 플롯을 보여줍니다. 스위칭 노드는 안정적이며 이득 마진은 13dB로 향상되고 위상 마진은 55°에서 충분합니다.

 

 

 

 

때로는 컨버터가 종이에 충분한 여백을두고 설계 되더라도 최종 적용에서는 불안정 할 수 있습니다. 그림 21은 보정 값의 초기 계산 후 회로에 대한 시뮬레이션된 보드 플롯을 보여줍니다. 60°의 충분한 위상 마진과 -16.7dB의 이득 마진을 보여줍니다. 그러나 최종 애플리케이션에서 회로를 제작하고 테스트했을 때 출력 전압은 그림 22와 같이 40kHz에서 발진했습니다. 시뮬레이션에서 충분한 여백이 표시되는 경우에도 왜 출력이 진동합니까?

 

 

 

제작 및 시험 된 회로도를 검토 한 결과 2 단계 LC 필터가 설계에 사용되었지만 보정 계산이나 초기 시뮬레이션에는 포함되지 않았음을 알 수 있었습니다. 두 번째 단계는 그림 23과 같이 출력 필터에 페라이트 비드로 만들어졌습니다. 그림 24는 전체 출력 필터가 포함된 경우 시뮬레이션된 보드 플롯을 보여줍니다. 이 두 번째 단계는 LC 공진 주파수에서 위상이 -180° 떨어지고 이득이 최대가되는 두 개의 극을 추가합니다. 0dB 게인 크로스 오버 주파수 이전에 위상이 0° 아래로 떨어집니다. 루프가 불안정하여 출력이 진동합니다.

 

 

 

보상을 선택할 때 전체 출력 필터가 포함되어 있는지 확인하는 것이 중요합니다. 모든 2 차 스테이지 필터링 외에도 POL 컨버터의 로컬 커패시턴스뿐만 아니라 전체 보드의 출력 전압에 연결된 모든 커패시턴스가 포함되어야 합니다. 루프 특정 예를 안정화하려면 크로스 오버 주파수가 LC 공진 주파수 [1]의 1/3보다 작도록 보상을 조정하는 것이 좋습니다. 두 번째 단계의 퀄리티 팩터 (Q 팩터)가 상대적으로 높으면 이득 마진을 높이기 위해 더 낮은 크로스 오버 주파수가 필요할 수도 있고 Q 팩터를 줄이기 위해 약간의 댐핑 저항이 필요할 수도 있습니다.
이 예제는 출력 필터에 페라이트 비드로 생성된 두 번째 스테이지를 가지고 있습니다. 그러나 부하가 POL 컨버터로부터 상대적으로 멀리 떨어져있는 경우 기생 PCB 인덕턴스에 의해 두 번째 스테이지를 생성 할 수도 있습니다. 부하가 POL 컨버터에서 멀어질수록 기생 PCB 인덕턴스가 커집니다.