Xilinx KCU105 Evaluation Kit로 알아보는 DDR4 PCB 설계(7)

Xilinx KCU105 Evaluation Kit로 알아보는 DDR4 PCB 설계(7)

DDR4 PCB 설계 요약.

마무리. 정리.

1. DDR4 신호는 몇 가지 그룹으로 나뉘고, 배선 길이를 맞추어야 하는 그룹은 크게 2가지로 나뉜다.

-Data

-Adress,Command,Control,Clock

2. 배선 길이는 Topology에 따라 다르다. Fly-by Topology일 경우 배선 길이는 아래와 같다.

-Data : 1~4 inch ( = 25.4~101.6 mm)

-Adress,Command,Control,Clock

 -- 메인IC ~ DDR메모리#1 : 1~4 inch( = 25.4~101.6 mm)

 -- DDR메모리 ~ DDR메모리 : 0.35~0.75 inch( = 8.89~19.05 mm)

 -- 마지막 DDR메모리 ~ Rtt저항 : 0~1 inch( = 0~25.4 mm)

3. 같은 그룹은 가능한 같은 층에 배선한다.

4. 깨끗한 신호전달을 위해서 임피던스를 매칭 시켜야 한다.

-Data single : 39Ω

-Data Differential : 76Ω

-Adress,Command,Control single : 36Ω

-Clock Differential : 76Ω

5. 임피던스 데이타는 PCB 제작 업체에 의뢰하면 된다.

-PCB 층 수, 두께, 재질과 어느 층에 몇 옴으로 배선 할 지 결정해서 업체에 의뢰.

6. 전원 배선은 소비전력을 고려해서 넓게 배선.

7. 그 외

-부품은 가까이 배치.

-via는 최소한으로.

-Decoupling Capacitor는 전원핀에 가깝게.

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빠진 부분도 있는 줄 안다. 아직 더 깊이 알지 못함을 인정하며 여기까지 정리한다.