Xilinx KCU105 Evaluation Kit로 알아보는 DDR4 PCB 설계(2)

Xilinx KCU105 Evaluation Kit로 알아보는 DDR4 PCB 설계(2)

KCU105 Evaluation Kit의 PCB 내부를 탐험해보자. (FPGA-DDR4 부분)

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좌/우 버튼을 클릭하면 층별로 어떤 모양으로 배선이 되었는지 확인해 볼 수 있다.

층수 : 16층.

두께 : 1.6T (=1.6mm)

재질 : Megtron4

Layer 별로 정리하면

1층 : Top - 부품들이 납땜이 된다.

2층 : Ground 배선.

3층 : Signal 배선.

4층 : Ground 배선.

5층 : Signal 배선.

6층 : Ground 배선.

7층 : Signal 배선.

8층 : Ground 배선.

9층 : Power 배선.

10층 : Power 배선.

11층 : Ground 배선.

12층 : Signal 배선.

13층 : Ground 배선.

14층 : Signal 배선.

15층 : Ground 배선.

16층 : Bottom - 부품들이 납땜이 된다.

이렇게 많은 층들이 단 1.6mm 두께에 다 압착이 된다.

층수가 여러개인 이유는 신호선들이 너무 많아 배선 공간이 모자라기 때문이다.

Signal 층과 Ground 층이 인접한 이유는 노이즈 때문이고,

Power 층과 Ground 층이 인접한 이유도 노이즈 때문이다.

노이즈가 잘못했다.

Signal 층에 라면면발처럼 꼬불꼬불하게 그려 놓은 패턴들이 많다.

같은 신호 그룹끼리 타이밍을 맞추기 위해서다.

같이 출발한 신호가 제각각 도착한다면 회로는 제대로 동작하지 않는다. 회로는 운동회 달리기가 아니다.

모두 동시에 출발했으면 동시에 도착해야 한다.

그 신호가 달리는 트랙이 PCB이고 그 길이는 모두 같아야 한다.

물론 오차는 있을 수 있다. 단 허용범위 안에 들어와야 한다.

DDR 메모리 같이 빠르게 동작하는 부품의 신호선들은 PCB 패턴의 길이를 맞춰줘야 오류 없이 동작한다.