DDR4 PCB 설계 썸네일형 리스트형 쉽게 배우는 DDR4(DIMM) PCB 설계(10) - 배선 관련 마무리 Easy DDR4(DIMM) PCB Design(10) - Routing Conclusion 지금까지 알아본 신호 배선 관련 내용들을 아래 그림 하나로 대략 정리해 보았다. DDR4 DIMM PCB 설계에 참고가 되길 바란다. 추가사항: 지금까지는 자일링스의 UG583 가이드를 참고하여 특정 보드를 기준으로 알아본 것이다. 실제로는 설계하려는 보드에 따라 DDR4 DIMM 회로 net 종류나 임피던스, 배선 길이 등이 조금씩 다를 수 있다. 그러니 PCB 설계자는 회로 설계자와 긴밀히 협의하며 진행해야 한다. . . 마무리 PCB 설계자에게 DDR 설계는 하나의 도전 과제이기도 하다. 복잡한데다 많기까지한 신호선들, 관리해야 할 임피던스, 길이매칭, 이격거리 준수 등. DDR2, DDR3, DDR4 그리.. 쉽게 배우는 DDR4(DIMM) PCB 설계(9) - 배선 이격 거리 Easy DDR4(DIMM) PCB Design(9) - Trace Spacing 배선간 이격 거리를 알아보자. 배선 간격이 너무 좁으면 신호 간섭을 일으켜 회로 동작이 잘 안될 수 있다. 적절한 이격거리를 지켜 배선을 해야한다. 이격 거리 역시 UG583 가이드 문서에 나와 있다. 아래 그림들은 계속 봐오던 표다. 1. Clock 과 다른 신호 이격거리 Clock 에서 Address/Command/Control 이격거리는 Breakout 구간 : 0.2032mm , Main 구간 : 0.508mm Clock 에서 다른 신호 그룹(Data 등) 이격거리는 Breakout 구간 : 0.2032mm , Main 구간 : 0.762mm 2. Address/Command/Control 신호간 이격거리와 다른 신.. 쉽게 배우는 DDR4(DIMM) PCB 설계(8) - 배선 예시 Easy DDR4(DIMM) PCB Design(8) - Signal Routing Example FPGA에서 우측 DIMM 소켓으로 DDR4 신호가 어떻게 배선이 되었는지 살펴보겠다. PCB 설계 Tool에서 캡쳐한 그림으로 확인해보자. 보드는 총 18층으로 이루어져 있다. 3층 배선. 3층엔 2개의 Data Byte Group이 배선 되어 있다. Data Byte Group은 DQ 8가닥, DQS 2pair로 이루어져 있다. 5층 배선. 5층은 Clock과 Address로 배선되어 있다. 중간의 Differential 배선이 Clock(ck_t, ck_c) 신호이고 그 주변에 여러개의 Single 라인들이 Address 신호들이다. Address 신호는 가능한 아래쪽 층(Layer)에 배선하고 Dat.. 쉽게 배우는 DDR4(DIMM) PCB 설계(6) - 배선 최대/최소 길이 Easy DDR4(DIMM) PCB Design(6) - Trace Length 이번 시간에는 신호선들의 배선 최대/최소 길이를 알아보자. 1. Clock 배선 최대/최소 길이 위 표와 같이 Clock 신호의 배선 길이는 Breakout 구간 : 0~1.5 inch , Main 구간 : 0~4 inch 이다. mm로 변경하면, Breakout 구간 : 0~38.1 mm , Main 구간 : 0~101.6 mm 위 표는 Clock 신호 임피던스를 찾아 볼 때 봤던 표이다. Trace Length 위위칸을 보면 임피던스 항목이 보인다. 데이타시트의 표를 처음 볼 때 어렵지 계속 보다보면 보기 쉬워진다. 다음으로 Address/Command/Control 배선 길이를 알아보자. 2. Address/Comman.. 이전 1 다음
