ADF4351 - Wideband Synthesizer with Integrated VCO

ADF4351 - Wideband Synthesizer with Integrated VCO

 

 

Analog Devices

 

 

GENERAL DESCRIPTION

 

 The ADF4351 allows implementation of fractional-N or integer-N phase-locked loop (PLL) frequency synthesizers when used with an external loop filter and external reference frequency.
 The ADF4351 has an integrated voltage controlled oscillator (VCO) with a fundamental output frequency ranging from 2200 MHz to 4400 MHz. In addition, divide-by-1/-2/-4/-8/-16/-32/-64 circuits allow the user to generate RF output frequencies as low as 35 MHz. For applications that require isolation, the RF output stage can be muted. The mute function is both pin- and software-controllable. An auxiliary RF output is also available, which can be powered down when not in use.
 Control of all on-chip registers is through a simple 3-wire interface. The device operates with a power supply ranging from 3.0 V to 3.6 V and can be powered down when not in use.

 

 ADF4351은 외부 루프 필터 및 외부 기준 주파수와 함께 사용할 때 분수 N 또는 정수 N 위상 고정 루프 (PLL) 주파수 신시사이저를 구현할 수 있다.
 ADF4351은 2200MHz ~ 4400MHz 범위의 기본 출력 주파수를 갖는 전압 제어 발진기(VCO)를 내장하고 있다. 또한 1 / -2 / -4 / -8 / -16 / -32 / -64 회로로 나누어서 사용자는 35MHz의 낮은 RF 출력 주파수를 생성 할 수 있다. 절연이 필요한 애플리케이션의 경우 RF 출력단을 소거 할 수 있다. 뮤트 기능은 핀 및 소프트웨어로 제어 할 수 있다. 보조 RF 출력도 사용할 수 있으며 사용하지 않을 때는 전원을 끌 수 있다.
 모든 온칩 레지스터의 제어는 간단한 3-wire 인터페이스를 통해 이루어진다. 이 소자는 3.0V ~ 3.6V 범위의 전원으로 동작하며, 사용하지 않을 때는 전원을 끌 수있다.

 

 

FEATURES

 

Output frequency range: 35 MHz to 4400 MHz
Fractional-N synthesizer and integer-N synthesizer
Low phase noise VCO
Programmable divide-by-1/-2/-4/-8/-16/-32/-64 output
Typical rms jitter: 0.3 ps rms
Typical EVM at 2.1 GHz: 0.4%
Power supply: 3.0 V to 3.6 V
Logic compatibility: 1.8 V
Programmable dual-modulus prescaler of 4/5 or 8/9
Programmable output power level
RF output mute function
3-wire serial interface
Analog and digital lock detect
Switched bandwidth fast-lock mode
Cycle slip reduction

 

 

 

 

 

 

 

Pin Function Decsription

Pin No.	Mnemonic	Description
1	CLK	Serial Clock Input. 데이터는 CLK 상승 에지에서 32 비트 시프트 레지스터로 클록킹된다. 이 입력은 High 임피던스 CMOS 입력이다.
2	DATA	Serial Data Input. 직렬 데이터는 제어 비트로서 3개의 LSB가 먼저 MSB에 로드된다. 이 입력은 High 임피던스 CMOS 입력이다.
3	LE	Load Enable. LE가 High가 되면 32 비트 시프트 레지스터에 저장된 데이터가 3개의 제어 비트에 의해 선택된 레지스터로 로드된다. 이 입력은 High 임피던스 CMOS 입력다.
4	CE	Chip Enable. 이 핀이 로직 Low 상태일 때 디바이스의 전원이 꺼지고 차지 펌프가 3 상태 모드로 전환된다. 이 핀의 로직 HIGH는 파워 다운 비트의 상태에 따라 디바이스의 전원을 켠다.
5	SW	Fast Lock Switch. Fast Lock 모드를 사용할 때는 루프 필터에서 이 핀으로 연결해야 합니다.
6	VP	Charge Pump Power Supply. VP는 AVDD와 동일한 값을 가져야 한다. 가능한 한 이 핀에 가깝게 접지면에 디커플링 커패시터를 배치하라.
7	CPOUT	Charge Pump Output. 활성화 된 경우, 이 출력은 외부 루프 필터에 ± ICP를 제공한다. 루프 필터의 출력은 VTUNE에 연결되어 내부 VCO를 구동한다.
8	CPGND	Charge Pump Ground. 이 핀은 CPOUT에 대한 그라운드 리턴 핀이다.
9	AGND	Analog Ground. AVDD에 대한 그라운드.
10	AVDD	Analog Power Supply. 이 핀의 범위는 3.0V~3.6V이다. 가능한 한 이 핀에 가깝게 디커플링 커패시터를 아날로그 접지 플레인에 배치하라. AVDD는 DVDD와 동일한 값을 가져야 한다.
11, 18, 21	AGNDVCO	VCO Analog Ground. VCO에 대한 그라운드.
12	RFOUTA+	VCO Output. 출력 레벨은 프로그램 가능하다. VCO 기본 출력 또는 divided-down 버전을 사용할 수 있다.
13	RFOUTA−	상보형 VCO Output. 출력 레벨은 프로그램 가능하다. VCO 기본 출력 또는 divided-down 버전을 사용할 수 있다.
14	RFOUTB+	보조 VCO Output. 출력 레벨은 프로그램 가능하다. VCO 기본 출력 또는 divided-down 버전을 사용할 수 있다.
15	RFOUTB−	상보형 보조 VCO Output. 출력 레벨은 프로그램 가능하다. VCO 기본 출력 또는 divided-down 버전을 사용할 수 있다.
16, 17	VVCO	VCO용 Power Supply. 이 핀의 범위는 3.0V~3.6V 이다. 가능한 한 이 핀에 가깝게 아날로그 접지 플레인에 디커플링 커패시터를 배치하라. VVCO는 AVDD와 동일한 값을 가져야 한다.
19	TEMP	온도 보정 출력. 가능한 한이 핀에 가깝게 접지면에 디커플링 커패시터를 배치하라.
20	VTUNE	VCO에 대한 제어 입력. 이 전압은 출력 주파수를 결정하며 CPOUT 출력 전압을 필터링하여 유도된다.
22	RSET	이 핀과 접지 사이에 저항을 연결하면 차지 펌프 출력 전류가 설정된다. RSET 핀의 공칭 전압 바이어스는 0.55V이다. ICP와 RSET 사이의 관계는 다음과 같다.         ICP = 25.5/RSET where: RSET = 5.1 kΩ. ICP = 5 mA.
23	VCOM	내부 보상 노드. 튜닝 범위의 절반에 바이어스. 가능한 한이 핀에 가깝게 접지면에 디커플링 커패시터를 배치하라.
24	VREF	기준 전압. 가능한 한이 핀에 가깝게 접지면에 디커플링 커패시터를 배치하라.
25	LD	Lock Detect 출력 핀. 이 핀의 로직 High 출력은 PLL Lock을 나타낸다. 로직 Low 출력은 PLL Lock의 손실을 나타낸다.
26	PDBRF	RF Power-Down. 이 핀의 로직 Low는 RF 출력을 뮤트시킨다. 이 기능은 소프트웨어로 제어 할 수 있다.
27	DGND	Digital Ground. DVDD용 그라운드.
28	DVDD	Digital Power Supply. DVDD는 AVDD와 동일한 값을 가져야 한다. 가능한 한 이 핀에 가깝게 접지면에 디커플링 커패시터를 배치하라.
29	REFIN	Reference Input. 이 CMOS 입력은 AVDD/2의 공칭 임계 값과 100kΩ의 dc 등가 입력 저항을 갖는다. 이 입력은 TTL 또는 CMOS 수정 발진기에서 구동되거나 AC 결합이 가능하다.
30	MUXOUT	Multiplexer Output(멀티플렉서 출력). 멀티플렉서 출력은 잠금 감지 값, N 분배기 값 또는 R 카운터 값이 외부에서 액세스되도록 허용한다.
31	SDGND	디지털 Σ-Δ 변조기 접지. Σ-Δ 변조기의 접지 리턴 핀.
32	SDVDD	디지털 Σ-Δ 변조기의 전원 공급 장치 핀. SDVDD는 AVDD와 동일한 값을 가져야한다. 가능한 한 이 핀에 가깝게 접지면에 디커플링 커패시터를 배치하라.
EP	Exposed Pad	Exposed Pad. LFCSP에는 노출 패드가 있으며 GND에 연결해야 한다.

 

 

CIRCUIT DESCRIPTION

 

REFERENCE INPUT SECTION

기준 입력 스테이지는 그림 16에 나와 있다. SW1과 SW2 스위치는 정상적으로 닫혀있다. SW3 스위치는 정상적으로 열려 있습니다. 파워 다운이 시작되면 SW3이 닫히고 SW1과 SW2가 열린다. 이러한 방식으로, 전원 차단 중에는 REF_IN 핀이 로딩되지 않는다.

 

 

RF N DIVIDER

RF N 분배기는 PLL 피드백 경로에서 분주비를 허용한다. 분주비는 INT, FRAC 및 MOD 값에 의해 결정되며 이 값은 이 분배기를 구성한다 (그림 17 참조).

 

 

 

INT, FRAC, MOD 및 R 카운터 관계

R 카운터와 함께 INT, FRAC 및 MOD 값을 사용하면 PFD 주파수의 분수만큼 떨어진 출력 주파수를 생성 할 수 있다. 더 자세한 정보는 RF 합성기-A 예제를 참고.

 

RF VCO 주파수 (RF_OUT) 방정식은 다음과 같다.

where:
RF_OUT은 전압 제어 발진기(VCO)의 출력 주파수이다.
INT는 2진 16비트 카운터의 사전 설정된 분주 비 (4/5 프리스케일러의 경우 23~65,535, 8/9 프리스케일러의 경우 75~65,535)이다.
FRAC은 분수 나누기의 분자이다 (0-MOD-1).
MOD는 사전 설정된 분수 모듈 (2~4095)이다.

 

PFD 주파수 (f_PFD) 방정식은 다음과 같다.

where:

REF_IN은 기준 입력 주파수이다.
D는 REF_IN 이중 비트 (0 또는 1)이다.
R은 이진 10 비트 프로그래밍 가능 기준 카운터 (1~1023)의 사전 설정된 분주비이다.
T는 REF_IN 2 분주 비트 (0 또는 1)이다.

 

Integer-N Mode

FRAC = 0이고 레지스터 2의 DB8 (LDF) 비트가 1로 설정되면, 신시사이저는 Integer-N 모드에서 작동한다.

Integer-N 디지털 잠금 감지의 경우 레지스터 2의 DB8 비트를 1로 설정해야 한다.

 

R Counter

10 비트 R 카운터는 PFD에 대한 기준 클록을 생성하기 위해 입력 기준 주파수 (REF_IN)가 분할되도록 한다. 1에서 1023까지의 구분 비율이 허용된다.

 

 

PHASE FREQUENCY DETECTOR (PFD) AND CHARGE PUMP (위상 주파수 검출기 (PFD) 및 충전 펌프)

위상 주파수 검출기 (PFD)는 R 카운터와 N 카운터로부터 입력을 받아서 위상과 주파수 차이에 비례하는 출력을 생성한다. 그림 18은 위상 주파수 검출기의 개략도이다.

 

 

PFD에는 antibacklash 펄스 (ABP)의 너비를 설정할 수 있는 프로그래밍 가능한 지연 요소가 포함되어 있다. 이 펄스는 PFD 전송 기능에 데드존이 없음을 보장한다. 레지스터 3 (R3)의 비트 DB22는 다음과 같이 ABP를 설정하는 데 사용된다.

 - 비트 DB22가 0으로 설정되면 ABP 너비는 6ns로 프로그래밍된다 (분수-N 응용의 권장 값). 

 - 비트 DB22가 1로 설정된 경우 ABP 너비는 3ns로 프로그래밍된다 (정수-N 응용의 권장 값).

 

정수-N 응용의 경우, 더 짧은 펄스 폭을 사용하여 대역 내 위상 잡음을 향상시킨다. PFD 주파수는 이 모드에서 최대 90MHz까지 작동 할 수 있다. 45 MHz보다 높은 PFD 주파수로 작동하려면 레지스터 1에서 위상 조정 비트 (DB28)를 1로 설정하여 VCO 대역 선택을 비활성화해야한다.

 

 

MUXOUT AND LOCK DETECT

ADF4351의 멀티플렉서 출력을 통해 사용자는 칩의 다양한 내부 포인트에 액세스 할 수 있다. MUXOUT의 상태는 레지스터 2의 M3, M2 및 M1 비트에 의해 제어된다 (그림 26 참조). 그림 19는 블록 다이어그램 형태의 MUXOUT 섹션을 보여준다.

 

 

 

INPUT SHIFT REGISTERS

ADF4351 디지털 섹션은 10 비트 RF R 카운터, 16 비트 RF N 카운터, 12 비트 FRAC 카운터 및 12 비트 계수 카운터를 포함한다. 데이터는 CLK의 각 상승 에지에서 32 비트 시프트 레지스터로 클록킹된다. 데이터는 MSB에서 먼저 클록된다.
데이터는 LE의 상승 에지에서 시프트 레지스터에서 6 개의 래치 중 하나로 전송된다. 대상 래치는 시프트 레지스터의 세 제어 비트 (C3, C2 및 C1)의 상태에 의해 결정된다. 그림 2에서 보듯이 제어 비트는 세 개의 LSB이다.
DB2, DB1 및 DB0. 표 6은 이 비트에 대한 진리표를 보여준다.
그림 23은 래치가 프로그래밍되는 방법을 요약한 것이다.

 

 

PROGRAM MODES

표 6과 그림 23부터 그림 29는 ADF4351에서 프로그램 모드가 설정되는 방법을 보여준다.

 

ADF4351의 다음 설정은 위상 버퍼 값, 모듈러스 값, 기준 체배기, 2 분주 기준, R 카운터 값 및 차지 펌프 전류 설정과 같이 이중 버퍼링된다. 부품에서 이중 버퍼 설정에 새 값을 사용하기 전에 다음 두 이벤트가 발생해야 한다.

 

1. 새로운 값은 적절한 레지스터에 기록하여 장치에 래치된다.
2. 새로운 쓰기가 레지스터 0 (R0)에서 수행된다.

 

예를 들어 계수 값이 업데이트 될 때마다 계수 값이 올바르게 로드 되도록 레지스터 0 (R0)에 값을 기록해야한다. 레지스터 2 (R2)의 DB13 비트가 1로 설정된 경우에만 레지스터 4 (R4)의 디바이더 선택 값도 이중 버퍼링된다.

 

 

VCO

ADF4351의 VCO 코어는 3 개의 개별 VCO로 구성되며,
이들 각각은 그림 20과 같이 16 개의 중첩 대역을 사용하여 넓은 VCO 감도 (KV) 및 넓은 위상 잡음 및 가짜 성능없이 넓은 주파수 범위를 커버 할 수 있다.

 

 정확한 VCO와 밴드는 전원이 켜지거나 레지스터 0 (R0)이 업데이트 될 때마다 VCO와 밴드 선택 로직에 의해 자동으로 선택된다.

 VCO와 대역 선택은 10PFD 사이클에 대역 선택 클럭 분배기의 값을 곱한 값을 취한다. VCO V_TUNE은 루프 필터의 출력에서 분리되어 내부 기준 전압에 연결된다.

 R 카운터 출력은 대역 선택 로직의 클록으로 사용된다. 1에서 255 사이의 정수로 나눌 수 있도록 R 카운터 출력에 프로그래밍 가능 디바이더가 제공된다. 디바이더 값은 레지스터 4 (R4)의 비트 [DB19 : DB12]를 사용하여 설정된다. 요구되는 PFD 주파수가 125kHz보다 높을 때 정확한 밴드 선택을 위한 충분한 시간을 허용하도록 분주 비를 설정해야 한다.

 대역 선택은 80μs와 같은 PFD 주파수의 10 사이클을 필요로 한다. 더 빠른 잠금 시간이 필요한 경우 레지스터 3 (R3)의 비트 DB23을 1로 설정해야 한다. 이 설정을 사용하면 최대 500kHz까지 높은 대역 선택 클록 주파수를 선택할 수 있어 최소 대역 선택 시간이 20μs까지 빨라진다. 위상 조정과 작은 (<1 MHz) 주파수 조정을 위해 사용자는 레지스터 1 (R1)의 비트 DB28을 1로 설정하여 VCO 대역 선택을 비활성화 할 수 있다. 이 설정은 위상 조정 기능을 선택한다.

 대역 선택 후 정상 PLL 동작이 다시 시작된다. V 디바이더가 VCO 출력 또는이 값을 D로 나눈 값에서 KV의 공칭 값은 40MHz/V 이다. D는 N 디바이더가 RF 디바이더 출력에서 구동되는 경우 출력 디바이더 값이다 (프로그래밍 비트 레지스터 4의 [DB22 : DB20]). ADF4351은 루프 대역폭을 일정하게 유지하기 위해 I_CP와 K_V의 곱 변화를 최소화하는 선형화 회로를 포함하고 있다.

 VCO는 V_TUNE이 대역 내에서 대역마다 변할 때 K_V의 변화를 보여준다. 넓은 주파수 범위 (및 출력 분배기 변경)를 커버하는 광대역 애플리케이션의 경우 이 값이 평균값에 가장 가깝기 때문에 40MHz/V의 값이 가장 정확한 K_V를 제공합니다. 그림 21은 주파수 대역의 평균값과 함께 K_V가 기본 VCO 주파수에 따라 어떻게 변하는지를 보여준다. 사용자는 협 대역 설계를 사용할 때 이 수치보다 더 선호 할 수 있다.

 

 

 

 

OUTPUT STAGE

ADF4351의 RF_OUTA + 및 RF_OUTA- 핀은 그림 22와 같이 VCO의 버퍼 출력으로 구동되는 NPN 차동 쌍의 컬렉터에 연결된다.

 

사용자가 전력 소모와 출력 전력 요건을 최적화 할 수 있도록 하기 위해 차동 쌍의 테일 전류는 레지스터 4 (R4)의 비트 [DB4 : DB3]를 사용하여 프로그래밍 할 수 있다. 4 가지 전류 레벨을 설정 할 수 있다. 이 레벨은 AV_DD에 50 Ω 저항을 사용하고 50 Ω 부하에 AC 커플링을 사용하여 -4 dBm, -1 dBm, +2 dBm 및 +5 dBm의 출력 전력 레벨을 제공한다.
또는 두 출력을 1 + 1 : 1 트랜스포머 또는 180° 마이크로 스트립 커플러로 결합 할 수 있다 (see the Output Matching section).

출력을 개별적으로 사용할 경우 최적 출력 단계는 V_VCO에 대한 션트 인덕터로 구성된다. 사용되지 않은 보완 출력은 사용된 출력과 비슷한 회로로 종단되어야 한다.
보조 출력 단이 RF_OUTB+ 및 RF_OUTB- 핀에 존재하여 다른 회로를 구동하는 데 사용할 수 있는 차동 출력의 두 번째 세트를 제공한다. 보조 출력 스테이지는 기본 출력이 활성화 된 경우에만 사용할 수 있다. 보조 출력단을 사용하지 않으면 전원을 끌 수 있다.
ADF4351의 또 다른 특징은 디지털 잠금 검출 회로로 측정 된 부품이 잠금을 얻을 때까지 RF 출력 스테이지로 공급되는 전류를 차단할 수 있다는 점이다. 이 기능은 레지스터 4 (R4)에 MTLD (Mill Till Lock Detect) 비트를 설정하여 활성화된다.